一些硬件电路知识

模拟电路

1、基尔霍夫定理

基尔霍夫定律包括电流定律和电压定律
电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。
电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。

2、反馈电路

反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。
电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别

无源滤波器：这种电路主要有无源元件R、L和C组成
有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

4、谈谈对晶体管的理解

晶体管又称双极结型晶体管 (BJT)，是由电流驱动的半导体器件，用于控制电流的流动，其中，基极引线中的较小电流控制集电极和发射极之间较大的电流。它们能用于放大弱信号，用作振荡器或开关。

数字电路

1、同步电路和异步电路的区别

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

2、什么是“线与”

将两个门电路的输出端并联以实现与逻辑的功能称为线与。
在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。
不用OC门可能使灌电流过大，而烧坏逻辑门。

3、setup time 和 hold time

建立时间和保持时间是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间（setup time），如不满足建立时间，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。
综上，建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

4、竞争与冒险现象的判断和消除

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致信号到达该门的时间不一致，这种现象叫竞争。
输出产生毛刺的现象则叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

5、SRAM、SSRAM、SDRAM

SRAM：静态RAM
DRAM：动态RAM
SSRAM：Synchronous Static Random Access Memory，同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM：Synchronous DRAM，同步动态随机存储器

6、OTP片、掩膜片，两者的区别

OTP（one time program），一次性编程
MTP（multi time program），多次性编程
OTP是MCU的一种存储器类型；
MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。
MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；
FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；
OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。

FPGA

1、FPGA和ASIC的概念及区别

FPGA是可编程ASIC。
ASIC——专用集成电路(Application Specific IC)，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制、半定制集成电路。

2、对异步复位和同步复位的理解

异步复位在边沿敏感的always语句的事件列表中，除了时钟信号还有异步控制信号，复位信号和系统不相关；同步复位在列表中只需给出时钟即可。

同步复位缺点：复位响应不及时；复位信号宽度与驱动时钟有关；通常来讲需要耗费更多的器件，无法充分利用触发器的专用复位端口CLR。

异步复位存在隐患：异步时钟域的亚稳态问题同样存在于异步复位信号和系统时钟信号之间；同步复位在时钟信号clk的上升沿触发时进行系统是否复位的判断，这将会降低亚稳态出现的概率（只是降低，不能完全避免），即异步复位出现亚稳态的概率要远高于同步复位。

另：

1、异步复位的亚稳态隐患在于，异步复位信号释放(对低电平有效的复位来说就是上跳沿)如果落在落在trecovery与tremoval的窗口之内（可见《异步复位设计中的亚稳态问题及其解决方案》），触发器的输出端的值将是不确定的, 可能是高电平, 可能是低电平, 可能处于高低电平之间, 也可能处于震荡状态，并且在未知的时刻会固定到高电平或低电平。这种状态就称为亚稳态。反映到仿真模型中, 输出端的值是不定态X；
2、由于同步复位的大量应用，因此Xilinx公司才定制了具有同步复位管脚的FDR寄存器。在ASIC设计层面，理想的复位解决方案时异步复位同步释放；
3、在ASIC设计中，同步电路比异步电路占用面积大，但是在FPGA设计中，是以逻辑单元衡量电路面积的，因此同步设计和异步设计相比，并不会浪费太多资源。
4、同步逻辑设计的优点主要有：可以有效避免毛刺额产生，提高设计的可靠性；可以简化时序分析；可以减少工作环境对设计的影响；目前商用的FPGA都是面向同步电路设计而优化的，包括全局时钟布线，时钟管理模块等等。
5、异步数据传输时亚稳态发生的原因与时钟频率无关，但随着clk频率的增加，亚稳态发生的几率是增加的。同步复位仅在时钟的有效沿生效，可有效避免因毛刺造成的亚稳态和错误。毛刺信号是由FPGA内部结构特征决定的，同步复位在进行复位和释放复位信号时，仅当时钟沿采到复位信号电平变化时进行相关操作，若复位信号树的组合逻辑出现了某种毛刺，此时时钟沿采到毛刺的概率较低，由此通过时钟沿采样，可有效过波复位电路组合逻辑产生的毛刺，增强了电路稳定性。

3、时序分析的概念

最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时等。

4、时钟抖动

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时的变化，即相邻两个时钟周期之间存在差值。这个误差是时钟发生器内部产生的，和晶振或者PLL内部电路有关，时钟信号传播过程中的噪声对其也有影响。

怎么降低时钟抖动？

1、选择相位噪声特性好（时钟抖动小）的晶体振荡器。
2、采用合理的逻辑电平并以差分形式传输时钟信号。诸如采用LVDS或LVPECL等差分方式传输信号，都能极大地降低时钟抖动；这种差分通路还能消减信号通路上的所有共模噪声、干扰和串扰。
3、谨慎处理印制板时钟信号的走线。
4、采用FPGA片内的锁相环（PLL）对输入时钟进行锁相。